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04
'26
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Fraunhofer IPMS präsentiert neue Technologien für die Halbleiterindustrie
Das Portfolio reicht von neuartigen Fertigungs- und Integrationsansätzen bis hin zu innovativen Bauelementen und Systemtechnologien.
www.fraunhofer.de
300-mm-Reinraumanlagen am Fraunhofer IPMS © Fraunhofer IPMS
Halbleiterarchitekten stehen vor wachsenden physikalischen und wirtschaftlichen Hürden, da die traditionelle monolithische Chip-Skalierung an grundlegende lithografische Grenzen stößt und die Fertigungskosten bei fortschrittlichen Strukturknoten drastisch steigen. Die Aufteilung von Systems-on-Chip in modulare, heterogene Chiplets bietet einen alternativen Weg, doch das Verbinden unterschiedlicher Logik-, Speicher- und Analog-Dies birgt erhebliche Herausforderungen im Packaging. Herkömmliches Wire-Bonding und Standard-Leiterplattenleiterbahnen führen zu hohen parasitären Kapazitäten und Latenzengpässen, während die monolithische Integration über verschiedene Prozessknoten hinweg kostenintensiv bleibt. Gleichzeitig sehen sich Workloads der künstlichen Intelligenz sowie Edge-Inferenz-Engines starken Einschränkungen durch die „Memory Wall“ gegenüber, was eingebettete nichtflüchtige Speicher erfordert, die mit Schaltgeschwindigkeiten im Nanosekundenbereich ohne übermäßige Leckströme arbeiten. Um diesen miteinander verknüpften Skalierungsbeschränkungen zu begegnen, ist ein standardisierter Pilotlinien-Zugang zu fortschrittlichen Packaging-Architekturen erforderlich – einschließlich 2,5D-Silizium-Interposern und Wafer-Level-Embedding – flankiert von CMOS-kompatibler Photonik und ferroelektrischen Niederspannungs-Speicherbauelementen.
Heterogenes Packaging und quasi-monolithische Chiplet-Einbettung
Um Europas industrielle Chiplet-Roadmap zu unterstützen, wird das Fraunhofer-Institut für Photonische Mikrosysteme (IPMS) seine Forschung im Bereich Packaging und Bauelemente auf der SEMICON Europa 2026 in München vorstellen und dabei die Beiträge zu den europäischen Pilotlinien APECS (Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems) und FAMES im Rahmen der „Chips for Europe“-Initiative des EU Chips Act hervorheben. Das Fraunhofer IPMS bringt Wafer-Prozessierung, Integrationsprotokolle und System-Prototyping über 200-mm- und 300-mm-Waferplattformen ein.
Die Demonstrationen des Instituts im Bereich Advanced Packaging konzentrieren sich auf zwei komplementäre Integrationspfade:
Halbleiterarchitekten stehen vor wachsenden physikalischen und wirtschaftlichen Hürden, da die traditionelle monolithische Chip-Skalierung an grundlegende lithografische Grenzen stößt und die Fertigungskosten bei fortschrittlichen Strukturknoten drastisch steigen. Die Aufteilung von Systems-on-Chip in modulare, heterogene Chiplets bietet einen alternativen Weg, doch das Verbinden unterschiedlicher Logik-, Speicher- und Analog-Dies birgt erhebliche Herausforderungen im Packaging. Herkömmliches Wire-Bonding und Standard-Leiterplattenleiterbahnen führen zu hohen parasitären Kapazitäten und Latenzengpässen, während die monolithische Integration über verschiedene Prozessknoten hinweg kostenintensiv bleibt. Gleichzeitig sehen sich Workloads der künstlichen Intelligenz sowie Edge-Inferenz-Engines starken Einschränkungen durch die „Memory Wall“ gegenüber, was eingebettete nichtflüchtige Speicher erfordert, die mit Schaltgeschwindigkeiten im Nanosekundenbereich ohne übermäßige Leckströme arbeiten. Um diesen miteinander verknüpften Skalierungsbeschränkungen zu begegnen, ist ein standardisierter Pilotlinien-Zugang zu fortschrittlichen Packaging-Architekturen erforderlich – einschließlich 2,5D-Silizium-Interposern und Wafer-Level-Embedding – flankiert von CMOS-kompatibler Photonik und ferroelektrischen Niederspannungs-Speicherbauelementen.
Heterogenes Packaging und quasi-monolithische Chiplet-Einbettung
Um Europas industrielle Chiplet-Roadmap zu unterstützen, wird das Fraunhofer-Institut für Photonische Mikrosysteme (IPMS) seine Forschung im Bereich Packaging und Bauelemente auf der SEMICON Europa 2026 in München vorstellen und dabei die Beiträge zu den europäischen Pilotlinien APECS (Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems) und FAMES im Rahmen der „Chips for Europe“-Initiative des EU Chips Act hervorheben. Das Fraunhofer IPMS bringt Wafer-Prozessierung, Integrationsprotokolle und System-Prototyping über 200-mm- und 300-mm-Waferplattformen ein.
Die Demonstrationen des Instituts im Bereich Advanced Packaging konzentrieren sich auf zwei komplementäre Integrationspfade:
- 2,5D-Interposer-Integration: Mehrere Chiplets – wie Rechenlogik, Sensoren mit hoher Bandbreite und spezialisierte Speicher – werden nebeneinander auf einer hochdichten Silizium-Interposer-Schicht angeordnet, die über dem Basis-Package-Substrat montiert ist. Diese Architektur schafft kurze, hochdichte elektrische Verbindungen, die Datenaustauschraten liefern, die mit monolithischen Dies vergleichbar sind, während jeder Funktionsblock auf seinem optimalen Prozessknoten gefertigt werden kann.
- Quasi-monolithische Integration (QMI): Mit dem Ziel des Ultra-High-Density-Packaging bettet das Fraunhofer IPMS ungehäuste Chiplets (Bare Dies) direkt in vorstrukturierte Mikrokavitäten (Taschen) innerhalb eines Host-Siliziumwafers ein. Nach der Platzierung wird die Waferoberfläche planarisiert, sodass standardmäßige Wafer-Level-Dünnschicht-Umverdrahtungslagen (RDL – Redistribution Layers) die eingebetteten Dies miteinander verbinden können. Das Fraunhofer IPMS bestätigte die erfolgreiche Integration funktionaler Chiplets auf Waferebene mit diesem Ansatz und erreichte damit den ersten Meilenstein auf seiner QMI-Technologie-Roadmap.
Prof. Wenke Weinreich, Leiterin des Fraunhofer IPMS, betonte, dass Elektronik der nächsten Generation auf der engen Kopplung spezialisierter Komponenten basieren wird. Sie wies darauf hin, dass die Verlagerung von Back-End-Packaging-Techniken in die Front-End-Waferfertigung hochperformante, energieeffiziente mikroelektronische Systeme ermöglicht.
8-kbit-FeMFET-Speicher-Demonstrator als Chip-on-Board-Lösung, entwickelt vom Fraunhofer IPMS © Fraunhofer IPMS
Verlustarme Wellenleiter-Photonik und Hafniumoxid-FeRAM
Über das Multi-Die-Packaging hinaus demonstriert das Fraunhofer IPMS Plattformen für optische Interconnects und eingebettete Speicher auf Waferebene:
8-kbit-FeMFET-Speicher-Demonstrator als Chip-on-Board-Lösung, entwickelt vom Fraunhofer IPMS © Fraunhofer IPMS
Verlustarme Wellenleiter-Photonik und Hafniumoxid-FeRAM
Über das Multi-Die-Packaging hinaus demonstriert das Fraunhofer IPMS Plattformen für optische Interconnects und eingebettete Speicher auf Waferebene:
- Siliziumnitrid-Photonikplattform: Die CMOS-kompatible Siliziumnitrid-Wellenleiterplattform (SiN), die sowohl auf 200-mm- als auch auf 300-mm-Waferlinien verfügbar ist, liefert extrem geringe optische Ausbreitungsverluste über ein breites Spektralband vom sichtbaren Spektrum bis in den mittleren Infrarotbereich. Die Plattform bietet eine skalierbare Grundlage für photonische integrierte Schaltkreise (PICs), optische Biosensoren, Quantencomputer-Schnittstellen und hybride optisch-elektronische Transceiver.
- Ferroelektrische Hafniumoxid-Speicher: Auf der Basis ferroelektrischer Schichtstapel aus Hafniumoxid bietet das Institut Technologien für nichtflüchtige ferroelektrische RAMs (FRAM) und ferroelektrische Feldeffekttransistoren (FeFET) an. Die Bauelemente arbeiten mit Versorgungsspannungen unter einem Volt und erreichen Schaltlatenzen im Nanosekundenbereich. Die proprietären Materialstapel behalten ihre ferroelektrische Polarisation und Beständigkeit auch unter Hochtemperaturbedingungen bei, was sie für eingebettete Automobil-Mikrocontroller, On-Sensor-Intelligenz und Edge-KI-Beschleunigerschaltungen prädestiniert.
Externe Industriepartner und Fabless-Designhäuser können über Prozess-Design-Kits (PDKs) und Pilotlinien-Fertigungsläufe auf diese Technologieplattformen zugreifen, unterstützt durch das Fraunhofer IPMS von der anfänglichen elektrischen Modellierung über das Reinraum-Prototyping bis hin zur Bauelemente-Charakterisierung.
Zusätzlicher Kontext
Dieser Abschnitt beschreibt technische Spezifikationen und Wettbewerbs-Benchmarks, die in der ursprünglichen Produktankündigung nicht enthalten waren.
Im Bereich des Advanced Packaging nach den Standards der IEEE EPS (Electronics Packaging Society) und SEMI basiert die 2,5D-Interposer-Integration auf hochdichten Silizium-Durchkontaktierungen (TSVs – Through-Silicon Vias) und Submikrometer-Feinpitch-Kupfer-Umverdrahtungslagen, um Leitungsdichten von mehreren hundert Bahnen pro Millimeter zu erreichen. Im Vergleich dazu eliminiert die quasi-monolithische Integration (QMI) die Dicke des Interposersubstrats vollständig, indem die Chiplets direkt in den Silizium-Trägerwafer eingelassen werden. Dies minimiert den parasitären thermischen Z-Achsen-Widerstand sowie mechanischen Verzug (Warpage) und ermöglicht es, Verbindungen mit ultrafeinem Pitch über die Die-zu-Wafer-Grenzen hinweg mithilfe von Standard-BEOL-Stepper-Lithografie (Back-End-of-Line) und chemisch-mechanischer Planarisierung (CMP) zu strukturieren. In der photonischen Integration erweitert der Übergang von herkömmlichen Silicon-on-Insulator-Kanälen (SOI) zu stöchiometrischen Siliziumnitrid-Wellenleitern das optische Transparenzfenster bis unter 1,1 Mikrometer. Dies erlaubt optisches Routing hinab bis zu 405 Nanometern und eliminiert gleichzeitig die Zwei-Photonen-Absorption bei Telekommunikationswellenlängen (1310 und 1550 Nanometer), um hohe optische Eingangsleistungen verarbeiten zu können.
Innerhalb der europäischen und internationalen Halbleiterforschung sowie der Advanced-Packaging-Landschaft positioniert sich das Fraunhofer IPMS zusammen mit dem APECS-Konsortium im direkten Vergleich mit führenden Mikroelektronik-F&E-Zentren wie dem imec in Belgien (3D System Integration Program), CEA-Leti in Frankreich und Taiwans ITRI. Während foundry-spezifische kommerzielle Packaging-Abläufe – wie TSMCs CoWoS (Chip-on-Wafer-on-Substrate) oder Intels EMIB (Embedded Multi-die Interconnect Bridge) – eng an proprietäre Großserienfertigungslinien gekoppelt sind, bietet die offene APECS-Pilotlinie eine frei zugängliche Industrieplattform, auf der europäische KMUs, Tier-1-Automobilzulieferer und Fabless-Start-ups Multi-Die-Baugruppen auf standardisierten 200-mm- und 300-mm-Anlagen qualifizieren können. Während zudem ältere ferroelektrische Speicher auf Basis von Blei-Zirkonat-Titanat (PZT) unter Bleikontaminationsrisiken in Standard-CMOS-Linien sowie schlechter Skalierbarkeit unterhalb von 130 Nanometern litten, ermöglicht die Verwendung von dotiertem Hafniumoxid dem Fraunhofer IPMS, ferroelektrische Schichten unter 10 Nanometern mittels Atomlagenabscheidung (ALD) direkt in bestehende CMOS-BEOL-Metallisierungsstapel zu integrieren, was eine monolithische Integration mit Logikknoten unter 28 Nanometern ermöglicht.
Redaktionell bearbeitet von Romila DSilva, Induportals-Redakteurin, mit KI-Unterstützung.
Zusätzlicher Kontext
Dieser Abschnitt beschreibt technische Spezifikationen und Wettbewerbs-Benchmarks, die in der ursprünglichen Produktankündigung nicht enthalten waren.
Im Bereich des Advanced Packaging nach den Standards der IEEE EPS (Electronics Packaging Society) und SEMI basiert die 2,5D-Interposer-Integration auf hochdichten Silizium-Durchkontaktierungen (TSVs – Through-Silicon Vias) und Submikrometer-Feinpitch-Kupfer-Umverdrahtungslagen, um Leitungsdichten von mehreren hundert Bahnen pro Millimeter zu erreichen. Im Vergleich dazu eliminiert die quasi-monolithische Integration (QMI) die Dicke des Interposersubstrats vollständig, indem die Chiplets direkt in den Silizium-Trägerwafer eingelassen werden. Dies minimiert den parasitären thermischen Z-Achsen-Widerstand sowie mechanischen Verzug (Warpage) und ermöglicht es, Verbindungen mit ultrafeinem Pitch über die Die-zu-Wafer-Grenzen hinweg mithilfe von Standard-BEOL-Stepper-Lithografie (Back-End-of-Line) und chemisch-mechanischer Planarisierung (CMP) zu strukturieren. In der photonischen Integration erweitert der Übergang von herkömmlichen Silicon-on-Insulator-Kanälen (SOI) zu stöchiometrischen Siliziumnitrid-Wellenleitern das optische Transparenzfenster bis unter 1,1 Mikrometer. Dies erlaubt optisches Routing hinab bis zu 405 Nanometern und eliminiert gleichzeitig die Zwei-Photonen-Absorption bei Telekommunikationswellenlängen (1310 und 1550 Nanometer), um hohe optische Eingangsleistungen verarbeiten zu können.
Innerhalb der europäischen und internationalen Halbleiterforschung sowie der Advanced-Packaging-Landschaft positioniert sich das Fraunhofer IPMS zusammen mit dem APECS-Konsortium im direkten Vergleich mit führenden Mikroelektronik-F&E-Zentren wie dem imec in Belgien (3D System Integration Program), CEA-Leti in Frankreich und Taiwans ITRI. Während foundry-spezifische kommerzielle Packaging-Abläufe – wie TSMCs CoWoS (Chip-on-Wafer-on-Substrate) oder Intels EMIB (Embedded Multi-die Interconnect Bridge) – eng an proprietäre Großserienfertigungslinien gekoppelt sind, bietet die offene APECS-Pilotlinie eine frei zugängliche Industrieplattform, auf der europäische KMUs, Tier-1-Automobilzulieferer und Fabless-Start-ups Multi-Die-Baugruppen auf standardisierten 200-mm- und 300-mm-Anlagen qualifizieren können. Während zudem ältere ferroelektrische Speicher auf Basis von Blei-Zirkonat-Titanat (PZT) unter Bleikontaminationsrisiken in Standard-CMOS-Linien sowie schlechter Skalierbarkeit unterhalb von 130 Nanometern litten, ermöglicht die Verwendung von dotiertem Hafniumoxid dem Fraunhofer IPMS, ferroelektrische Schichten unter 10 Nanometern mittels Atomlagenabscheidung (ALD) direkt in bestehende CMOS-BEOL-Metallisierungsstapel zu integrieren, was eine monolithische Integration mit Logikknoten unter 28 Nanometern ermöglicht.
Redaktionell bearbeitet von Romila DSilva, Induportals-Redakteurin, mit KI-Unterstützung.
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